Applied Materials, Inc. ha presentato un nuovo sistema che riprogetta la deposizione del cablaggio dei transistor per ridurre in modo significativo la resistenza elettrica, che è diventata un collo di bottiglia critico per ulteriori miglioramenti nelle prestazioni e nella potenza dei chip. I produttori di chip stanno utilizzando i progressi della litografia per ridurre i chip al nodo di 3 nm e oltre. Purtroppo, quando i fili diventano più sottili, la resistenza elettrica aumenta in modo esponenziale, riducendo le prestazioni del chip e aumentando il consumo di energia.

Se non viene controllata, la resistenza del cablaggio può annullare completamente i vantaggi dei transistor più avanzati. Il cablaggio del chip viene depositato in trincee e vial che sono incise in un materiale dielettrico. Nell'approccio convenzionale, il cablaggio viene depositato utilizzando una pila di metallo che in genere comprende uno strato barriera per evitare che il metallo si mescoli con il dielettrico; uno strato di rivestimento per promuovere l'adesione; uno strato di seme per facilitare il riempimento del metallo; e un metallo conduttore come il tungsteno o il cobalto per i contatti del transistor e il rame per i fili di interconnessione.

Le barriere e i rivestimenti non sono scalabili, quindi man mano che le trincee e i vial si restringono, la proporzione di spazio disponibile per i metalli conduttivi si riduce; e più piccolo è il cablaggio, più alta è la resistenza elettrica. Il sistema Ioniq PVD è una Soluzione Integrata di Materiali™ (IMS™) che include la preparazione della superficie insieme ai processi PVD e CVD in un unico sistema ad alto vuoto. Ioniq PVD consente ai produttori di chip di sostituire gli strati di rivestimento e barriera ad alta resistenza, in genere realizzati in nitruro di titanio, con un film di tungsteno PVD puro e a bassa resistenza, che viene poi combinato con il tungsteno CVD per creare un contatto metallico in tungsteno puro.

La soluzione risolve i problemi di resistenza e consente di continuare a scalare il 2D fino al nodo da 3 nm e oltre.