Microchip Technology Inc. ha presentato una nuova famiglia di PHY META-DX2+. Si tratta della prima soluzione del settore che integra 1,6T (terabit al secondo) di crittografia end-to-end a velocità di linea e aggregazione di porte per mantenere l'ingombro più compatto nella transizione verso la connettività 112G PAM4 per gli switch Ethernet aziendali, le appliance di sicurezza, i router di interconnessione cloud e i sistemi di trasporto ottico. L'architettura configurabile del percorso dati da 1,6T di META-DX2+ supera di due volte i concorrenti più prossimi nella capacità totale del cambio e nelle modalità di mux dello switch di protezione hitless 2:1, abilitate dalla sua esclusiva capacità ShiftIO. Le capacità flessibili di aggregazione delle porte XpandIO ottimizzano l'utilizzo delle porte dei router/switch quando supportano il traffico a bassa velocità.

Inoltre, i dispositivi includono il supporto del protocollo PTP (Precision Time Protocol) di classe C/D dell'IEEE 1588, per un timestamp accurato al nanosecondo, necessario per il 5G e per i servizi business critical aziendali. Offrendo un portafoglio di retimer compatibili con l'ingombro e PHY avanzati con opzioni di crittografia, Microchip consente agli sviluppatori di espandere i loro progetti per aggiungere MACsec e IPsec sulla base di una scheda comune e di un kit di sviluppo software (SDK). Le capacità differenziate di META-DX2+ includono: Doppio 800 GbE, quadruplo 400 GbE e 16x 100/50/25/10/1 GbE MAC/PHY; Motori MACsec/IPsec 1.6T integrati che scaricano la crittografia dai processori di pacchetti, in modo che i sistemi possano scalare più facilmente a larghezze di banda più elevate con sicurezza end-to-end; Risparmio di oltre il 20% sulla scheda rispetto alle soluzioni concorrenti che richiedono due dispositivi per fornire lo stesso riduttore 1.6T e hitless 2.0.0.1.6T e modalità mux 2:1 senza hit; XpandIO consente l'aggregazione di porte di client Ethernet a bassa velocità su interfacce Ethernet a velocità più elevata, ottimizzate per le piattaforme aziendali; la funzione ShiftIO, combinata con un crosspoint integrato altamente configurabile, consente una connettività flessibile tra switch, processori e ottiche esterne; varianti del dispositivo con 48 o 32 SerDes 112G PAM4 con capacità Long Reach (LR), compresa la programmabilità per ottimizzare la potenza rispetto alle prestazioni.

prestazioni; supporto per Ethernet, OTN, Fibre Channel e velocità di dati proprietarie per applicazioni AI/ML. Come il reticolo META-DX2L, la nuova serie di PHY META-DX2+ può essere utilizzata con gli FPGA PolarFire® di Microchip, il PLL ad alte prestazioni ZL30632, gli oscillatori, i regolatori di tensione e altri componenti che sono stati pre-validati come sistema per aiutare a velocizzare i progetti in produzione. Strumenti di sviluppo: L'SDK Ethernet PHY di seconda generazione di Microchip per la famiglia META-DX2 riduce i costi di sviluppo con librerie API e firmware collaudati sul campo.

L'SDK supporta tutti i dispositivi PHY META-DX2L e META-DX2+ della famiglia di prodotti. Il supporto per le estensioni Switch Abstraction Interface (SAI) dell'Open Compute Project (OCP) è incluso per consentire il supporto agnostico dei PHY META-DX2 in un'ampia gamma di sistemi operativi di rete (NOS) che supportano SAI. Disponibilità: La campionatura della famiglia META-DX2+ è prevista per il quarto trimestre del 2022.

Vedere il PHY Ethernet META-DX2L all'ECOC 2022: Microchip esporrà il dispositivo PHY META-DX2L, il cui campionamento è iniziato nel quarto trimestre del 2021, nello stand dell'Optical Internetworking Forum (OIF) in occasione della Conferenza Europea sulla Comunicazione Ottica (ECOC)dal 18 al 22 settembre 2022, a Basilea, in Svizzera. Microchip e altri membri dell'OIF mostreranno come l'interoperabilità multi-vendor stia accelerando le soluzioni industriali per la rete globale nello stand #701 del Centro Congressi di Basilea.