Cadence Design Systems, Inc. ha ampliato il suo portafoglio di IP di sistema con l'aggiunta di Cadence Janus Network-on-Chip (NoC). Con la proliferazione di SoC più grandi e complessi e di sistemi multi-chip disaggregati per soddisfare le crescenti richieste di calcolo, la trasmissione dei dati all'interno e tra i componenti del silicio è diventata sempre più impegnativa, con un impatto su potenza, prestazioni e area (PPA). Cadence Janus NoC gestisce queste comunicazioni simultanee ad alta velocità in modo efficiente con una latenza minima, consentendo ai clienti di raggiungere i loro obiettivi di PPA più velocemente e con minori rischi.

Cadence Janus noC sfrutta l'eredità di Cadence degli strumenti di generazione RTL Tensilica, affidabili e collaudati nel tempo. I clienti possono utilizzare l'ampio portafoglio di software e hardware di Cadence per la simulazione e l'emulazione del loro NoC e ottenere approfondimenti sulle sue prestazioni utilizzando lo strumento System Performance Analysis (SPA) di Cadence. Consentendo l'esplorazione architettonica, questo flusso consente di ottenere il miglior progetto NoC per soddisfare le esigenze del prodotto.

Il NoC sfrutta la consolidata leadership di Cadence in termini di IP e qualità, sostenuta dalla soddisfazione del cliente per il supporto tecnico. Cadence Janus No C mitiga la congestione del routing e i problemi di temporizzazione associati alle complesse interconnessioni dei SoC di oggi, che spesso non diventano evidenti fino all'implementazione fisica. Rispondendo alle esigenze più pressanti, il NoC di prima generazione di Cadence fornisce una piattaforma per le innovazioni future, come il supporto dei protocolli di coerenza di memoria e I/O standard del settore.

Accelerazione del time to market: L'RTL ottimizzato PPA consente ai progettisti di SoC di raggiungere i loro obiettivi di larghezza di banda e latenza. I messaggi impacchettati consentono un utilizzo più elevato dei fili, riducendo il numero di fili e le sfide di chiusura dei tempi. Minori rischi: La gestione dell'alimentazione, l'attraversamento del dominio di clock e la corrispondenza di larghezza integrati nel NoC riducono la complessità del progetto.

Tempi rapidi: Le ampie capacità di simulazione ed emulazione di Cadence consentono un'esplorazione architettonica precoce, permettendo una rapida convalida dei risultati del PPA per garantire che la configurazione soddisfi i requisiti del progetto. Architettura scalabile: I clienti possono progettare un sottosistema e riutilizzarlo in un contesto SoC completo del NoC, consentendo il riutilizzo futuro in un sistema multi-chip. Flessibile: Il NoC è compatibile con qualsiasi IP con un'interfaccia standard del settore, compresi AXI4 e AHB.