Renesas Electronics Corporation ha annunciato di aver sviluppato tecnologie di circuito per una memoria ad accesso casuale magnetoresistiva a coppia di spin-transfer incorporata (STT-MRAM, di seguito MRAM) con operazioni di lettura e scrittura veloci. Realizzato con un processo a 22 nm, il chip di prova dell'unità microcontrollore (MCU) include un array di celle di memoria MRAM integrate da 10,8 megabit (Mbit). Raggiunge una frequenza di accesso in lettura casuale di oltre 200 MHz e un throughput di scrittura di 10,4 megabyte al secondo (MB/s).

Con il continuo progresso delle tecnologie IoT e AI, si prevede che le MCU utilizzate nei dispositivi endpoint offrano prestazioni più elevate che mai. Le frequenze di clock della CPU delle MCU ad alte prestazioni sono nell'ordine delle centinaia di MHz, quindi per ottenere maggiori prestazioni, è necessario aumentare le velocità di lettura della memoria non volatile incorporata per ridurre al minimo il divario tra queste e le frequenze di clock della CPU. La MRAM ha un margine di lettura inferiore rispetto alla memoria flash utilizzata negli MCU convenzionali, rendendo più difficile l'operazione di lettura ad alta velocità.

D'altra parte, per quanto riguarda le prestazioni di scrittura, la MRAM è più veloce della memoria flash perché non richiede un'operazione di cancellazione prima di eseguire le operazioni di scrittura. Tuttavia, la riduzione dei tempi di scrittura è auspicabile non solo per l'uso quotidiano, ma anche per la riduzione dei costi di scrittura dei modelli di prova nei processi di test e di scrittura dei codici di controllo da parte dei produttori finali di prodotti. La lettura della MRAM viene generalmente eseguita da un amplificatore differenziale (amplificatore di senso) per determinare quale sia la corrente della cella di memoria o la corrente di riferimento più grande.

Tuttavia, poiché la differenza delle correnti delle celle di memoria tra gli stati 0 e 1 (la finestra di lettura) è più piccola per la MRAM rispetto alla memoria flash, la corrente di riferimento deve essere posizionata con precisione al centro della finestra di lettura per una lettura più rapida. La tecnologia di nuova concezione introduce due meccanismi. Il primo meccanismo allinea la corrente di riferimento al centro della finestra in base alla distribuzione effettiva della corrente delle celle di memoria per ciascun chip, misurata durante il processo di test. L'altro meccanismo riduce l'offset dell'amplificatore di senso.

Con queste regolazioni, si ottiene una maggiore velocità di lettura. Inoltre, nelle configurazioni convenzionali, c'è una grande capacità parassita nei circuiti utilizzati per controllare la tensione della linea di bit, in modo che non salga troppo durante le operazioni di lettura. Questo rallenta il processo di lettura, quindi in questo circuito è stato introdotto uno schema di connessione Cascode (Nota 1) per ridurre la capacità parassita e accelerare la lettura.

Grazie a questi progressi, Renesas può raggiungere il tempo di accesso alla lettura casuale più veloce al mondo, pari a 4,2 ns. Anche tenendo conto del tempo di setup del circuito di interfaccia che riceve i dati di uscita della MRAM, l'azienda può realizzare l'operazione di lettura casuale a frequenze superiori a 200 MHz.